| 王进,李丽芳,任小龙.多核虚拟可重构结构加速逻辑电路演化设计的研究[J].高技术通讯(中文),2012,22(4):340~347 |
| 多核虚拟可重构结构加速逻辑电路演化设计的研究 |
| Using MuViRaC to accelerate evolutionary design of combinational logic circuits |
| 修订日期：2010-09-08 |
| DOI： |
| 中文关键词: 数字电路， 逻辑电路， 演化硬件（EHW）， 演化算法（EA）， 并行算法 |
| 英文关键词: digital circuits, logic circuits, evolvable hardware(EHW), evolutionary algorithm(EA), parallel algorithm |
| 基金项目:重庆市自然科学基金（2009BB2080）和教育部留学回国人员科研启动基金（教外司留［2010］1174号）资助项目 |
| 作者 | 单位 | | 王进 | 重庆邮电大学计算机科学与技术研究所 | | 李丽芳 | 重庆邮电大学计算机科学与技术研究所 | | 任小龙 | 重庆邮电大学计算机科学与技术研究所 |
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| 中文摘要: |
| 提出了一种用基于多核虚拟可重构结构（MuViRaC）的内部演化硬件来加速组合逻辑电路演化设计过程的方法。其主要思想是依据增量演化中的输出函数分解策略，将一个组合逻辑电路分解为多个具有更少输出的子电路。每个子电路在MuViRaC上以两阶段并行演化的方式进行演化。MuViRaC在Celoxica RC1000 PCI 板上的Xilinx Virtex xcv2000E FPGA上实现。MuViRaC分别被应用于演化3位乘法器和3位加法器。试验结果证明MuViRaC能够有效地减少组合逻辑电路的演化代数和演化时间。 |
| 英文摘要: |
| This paper presents a multi virtual reconfigurable architecture cores (MuViRaC) based intrinsic evolvable hardware (EHW) to speedup the evolutionary design of combinational logic circuits. The basic concept of the proposed scheme is to divide a combinational logic circuit into several sub circuits according to the output function decomposition strategy for incremental evolution. Each sub circuit is then evolved separately as a subcomponent through a two stage parallel evolution process implemented on the MuViRaC. In this study, the MuViRaC was realized on a Xilinx Virtex xcv2000E FPGA that was fitted in a Celoxica RC1000 PCI board. The performance of the proposed scheme was evaluated on the evolution of a 3 bit multiplier and a 3 bit adder, respectively. The experimental results show that the MuViRaC approach could significantly reduce the number of generations and computational time in evolving a combinational logic circuit. |
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